OdroDAC => UGSD

[maxidcx]

salut,
les régulateurs shunt permettent d'obtenir des impédances sur les rails d'alimentation de l'ordre de 10-50mohm sur la bande audio. ce qui revient à dire que les variations sont très faibles même si la consommation varie brusquement (cas des amplis OP qui fonctionne en classe AB). l'inconvénient c est la dissipation qui dépend de courant de shunt réglé par exemple à la moitié du courant de la charge. pour des rails 15V ça chauffe vite, mais là on parle de 6-7 volts. l'avantage des tentlabs c'est leur faible bruit.
Mais Il est possible d'obtenir des impédances assez flat et un bruit très faibles avec des régulateurs de tension "série" avec des astuces , notamment pilotage par mosfet comme dans les régulateurs hypex HPR12/HNR12

oui j'ai un dspiy mais je ne l'utilise pas trop car j'ai des soucis de coupure audio en spdif, actuellement je tourne en passif avec un DAC gustard A20H a base de AK4497

[Alex_twn]

Bon je nuance un peu mes premieres conclusions. L'etage passif n'est pas mort !
J'ai decouvert hier soir un pb avec mes transfos que j'ai deja reussi a largement ameliorer.
On a du gain et une distortion tres correcte.
Au boulot maintenant pour optimiser tout cela mais c'est encourageant.
Je vais regarder en details les liens que tu as donne, ca a l'air interessant.

[Alex_twn]

Je viens de passer du temps sur une écoute et je confirme que l’etage passif avec les DAC en NOS + le recablage de mes transfos c’est excellent.
Une longue écoute ce soir vraiment très agréable. Tout est juste parfait au niveau écoute, ça me plait, je me demande même si je n’ai pas un poil plus de détails qu’avant comparé à mon Oppo. La scène sonore est très belle.
Sûrement l’ensemble dac, isolation, reclocking et super alim, tout doit avoir un petit peu sa contribution.

Je suis passé sur prototypage d’un étage actif à base de JFET pour voir mais honnêtement l’etage passif, si on met assez de puces en parallèle pour driver l’etage ça marche vraiment bien. Peut être un buffer à essayer entre les DAC et le transfo pour voir mais à mon avis intéressant que si on ne drive qu’avec une seule puce (quoique j’isole tout de même l’impedance faible de mes transfos donc à confirmer).

Je vais quand même poursuivre les tests avec l’etage IV JFET par curiosité.

[Alex_twn]

Je viens d'implementer le code FPGA pour utiliser l'Odroid en plus du MR-MOD.
J'utilise Volumio sur l'Odroid et rapidement sur 2-3 morceaux que je connais bien, a priori pas de difference sonore avec le MR-MOD, en revanche c'est un cran au dessus niveau convivialite.
Volumio c'est vraiment hyper bien foutu, avec un petit ecran 4" en face avant du DAC ca fait un super lecteur reseau.
Et puis on peut mettre des plugin genre spotify, bref ca me plait beaucoup

[manudrz]

Question bête, je sais pas trop où demander Ca ne se vend pas au détail les cartes eMMC vierges ? Chez Hardkernel ils ne vendent que leurs versions préinstallées (Android et linux) qui sont pas données, surtout si c'est pour la reformater quand tu la reçois... J'ai beau chercher ça semble pas courir les rues! Celle-ci semble être une 5.0 donc logiquement compatible C2 ?
http://www.ebay.fr/itm/Samsung-KLMBG4GE ... SwJkJWkkfK
Sauf qu'il faut aussi un adaptateur eMMC vers microSD, puis microSD vers USB, pfiou le bordel

Ah y'a la boutique Ameridroid dispo maintenant via amazon.fr, mais c'est pas moins cher... En fait sur Volumio je ne sais pas si c'est vraiment utile, mais dans le cadre d'un micro PC sous linux ça semble pourtant la solution de stockage la plus performante nan ? Ou un SSD en USB ?

[Alex_twn]

J’ai acheté la mienne en même temps que la C2. Je ne vois pas de différence avec une SD card a priori sur volumio.
Ensuite si on se réfère au débits théoriques du C2 on a SD card < USB2 <<< eMMC.

[manudrz]

J'aurais peut-être dû faire pareil, mais je me suis déjà coltiné les douanes (merci hardkernel) donc au final le prix annoncé aurait été multiplié par 2 facilement
Oui pour Volumio je ne suis pas sûr de l'utilité, mais je pense de + en + à me faire un nanoPC sous Linux donc j'étudie la chose!

[maxidcx]

Perso je réfléchis à l utilisation d'une beaglebone black, qui peut fonctionner en i2s slave, Avec une carte custom a 2 dac.... Ç est pas trop complexe au niveau électronique, après faut se taper le kernel Linux bootic à modifier un peu pour les registres des dac. Mais on est assez loin de l'odrodac

[manudrz]

J'ai un BBB qui traine à la cave et qui me servira pas vu que j'ai depuis opté pour l'Odroid

[Alex_twn]

Salut,

Deterrage de post pour dire qu'apres une longue periode de je met en pause le DIY audio, je m'y suis remis recemment et implemente la FIFO asynchrone et cela fonctionne merveilleusement bien.
Donc meme niveau de qualite cote digital que ce soit avec MRMOD ou bien Odroid C2 + Volumio avec tous les avantages que Volumio apporte (Airplay, plugin Spotify, oversampling, ecran avec jaquettes,...)
Bref c'est top !

Va me falloir implementer le wm8805 et faire le soft pour controler le tout (deja a moitie fait, reuse de ce que j'ai fait sur l'UGS muse).
Et puis un beau chassis d'ailleurs je me suis equipe pour durant les fetes pour attaquer meme la meca

[maxidcx]

Salut Alex_twn

je suis avec interret tes progrès sur ce dac, bravo pour la fifo! commet l'as tu implémenté dans le fpga ? en utilisant un bloc IP ?
aussi qui dit fifo dit 2 flux (entrée/sortie) potentiellement à des fréquences différentes, comment adaptes tu le flux de sortie en fonction du flux d'entrée moyen ???

je suis avec interret ton topic et je vais probablement bientot utilisé un 8805 aussi

[Alex_twn]

Salut Maxidcx,

Merci. Non ce n'est pas un bloc IP, j'ai recupere pas mal d'infos sur le net et implemente ma propre version adaptee a mon cas d'utilisation a partir de ce que j'ai pu trouver.
Elle est implementee autour de la ram interne du FPGA qui est largement suffisante.
J'ai implemente de la sram sur la carte mais au final il se pourrait bien qu'elle soit inutile.
Alors oui il y a 2 flux asynchrones a des frequences en effet differentes mais tres peu et au final je ne derive pas meme apres la lecture d'un long album de plus de 20 pistes (j'ai implemente des compteurs qui detectent les conditions de full / empty et cela ne se produit jamais ).
Pour le moment je ne reinitialise pas ma fifo entre 2 morceaux mais je vais le faire afin de blinder le truc encore un peu plus meme si comme je l'ai dit ca fonctionne deja tres bien.
J'ai deja implemente la detection de blanc entre 2 morceaux, je travaille maintenant sur la detection automatique de la fs d'entree pour adapter immediatement la sortie a la bonne fs.
Pour l'instant je travaille a 44.1K pour mes premiers tests.
J'ai deja implemente le changement de frequence en sortie de fifo de 44.1K a 384K via des registres ecris par le MCU au moyen d'une interface SPI que j'ai implemente entre le MCU et le FPGA.
Mais je vais bosser sur une detection automatique en HW afin d'eviter au MCU d'avoir a intervenir.

J'ai ajoute aussi un mode generation de pattern I2S afin de pouvoir jouer n'importe quel mots I2S sur les DAC a partir d'une eciture MCU dans un registre du FPGA, c'est utile pour faire des tests sur les PCM1794A (tous les tests pour comprendre les sorties en courant par ex).
Et puis je viens d'ajouter aussi la sortie en mode filtre externe PCM1794 ou bien I2S tout ceci pilotable en SW via le MCU afin de pouvoir comparer ce que cela donne ce mode NOS par rapport au mode I2S classique.

Il me reste le WM8805 qui marche a priori en slave i2s, sinon au pire je lui colle ma fifo comme pour l'odroid

[maxidcx]

intéressant donc ca veux dire que les valeurs des 2 horloges source/dac ne sont pas très éloignée alors, et j'imagine que tu sécurises en remplissant la fifo à moitié avant de commencer à sortir des valeurs ? quelle taille ton buffet circulaire dans le FPGA? aligné en 24 ou 32 bits ? en 192 ou 384k ca fait de gros buffer...
de mon point de vue si tu utilises le 8805 en Slave tu vas perdre des datas de temps en temps, avec des plops je pense que tu n'as pas le choix il doit alimenter la fifo en Master.
il y a un truc intéressant avec le 8805 c'est la possibilité de modifier sa PLL et de sortir une Clock quelconque (genre un SI570) ca peux être intéressant justement pour cadencer la sortie de fifo à la place de ta fréquence standard, si tu détectes une source qui influe trop sur la variation du buffer.

[Alex_twn]

Tout a fait, je demarre la lecture lorsque la fifo a ete ecrite a moitie soit une latence de 70ms a 44.1K ou 16ms a 192K.
Mon buffer fait 1024 mots de 288 bits, c'est ce que je peux faire de plus gros dans mon Max10.
Ils sont arranges en 288 bits car c'est ce que j'ai trouve de mieux par rapport a la generation de ma dpram dans le Max10 afin de ne pas gaspiller de ram inutilement.
Ca me fait un empaquetage 6 mots stereo de 24 bits a chaque ecriture / lecture.
Je pense que je pourrais meme reduire la taille de ma dpram, il serait interessant de faire des tests afin de verifier quand cela commence a etre critique.
Au dessus de 192K / 24 bits je laisse tomber car le PCM1794A ne le supporte pas (de toute facon je n'ai jamais trouve des morceaux haute resolution qui depassent ce standard, deja meme trouver du 192K c'est pas facile... a part des morceaux de test, mais bon ca sert juste pour les tests ).

Je ne savais pas que le wm8805 allais creer des pb en slave. Tu dis cela car c'est un probleme identifie? Meme en lui fournissant les horloges il va mal fonctionner?
Si c'est le cas alors oui je le laisse en master et le fait passer par la fifo lui aussi.
Bonne piste pour la clock via pll du wm8805 meme si je ne suis pas sur de vouloir utiliser cette PLL pour clocker la sortie de ma fifo car elle doit avoir tres probablement des performances en jitter plus mauvaises que mes oscillateurs dedies dans la partie reclocking.

[maxidcx]

Je ne savais pas que le wm8805 allais creer des pb en slave. Tu dis cela car c'est un probleme identifie? Meme en lui fournissant les horloges il va mal fonctionner?
Si c'est le cas alors oui je le laisse en master et le fait passer par la fifo lui aussi.
Bonne piste pour la clock via pll du wm8805 meme si je ne suis pas sur de vouloir utiliser cette PLL pour clocker la sortie de ma fifo car elle doit avoir tres probablement des performances en jitter plus mauvaises que mes oscillateurs dedies dans la partie reclocking.

en fait ce n'est pas un problème lié au WM mais simplement à la différence entre l'horloge de la source (déduite du spdif) et l'horloge qui sera utilisée pour clocher le WM Slave... la différence c'est des échantillons perdu.

il est vrai que le jitter du WM ne sera pas aussi bon que tes quartz, c'est juste pour le cas ou la fifo perdrait les pédales du fait d'un écart de fréquence trop important entre la source et le dac