Non, le PCM1798 ne peut rien bufferiser, désolé
robob a écrit:Le DAC n'a pas besoin d'etre asynchrone pour suppprimer le jitter eventuel de la source : il suffit qu'il recadence correctement les données apres les avoir bufferisée.
S'il y a bufferisation et recadencement, alors le fonctionnement du DAC est forcément asynchrone.
Si tu vois un autre mode de fonctionnement, je suis preneur d'une explication "rationnelle"
robob a écrit:Il n'est toujours pas claire pour moi si le CS8416 de mon DAC renvoie les données en sortie cadencées avec son propre quartz
Je répète: le quartz sert à fournir l'horloge
de référence à la circuiterie de la PLL, l'horloge qui sert au cadencement entre les échange CS8416 vers PCM1798, est la résultante du calage de la dite PLL sur la fréquence extraite du flux SPDIF ... donc impossibilité d'être "jitter free" sur une architecture de ce type.
La fréquence issue du quartz (en l'occurence c'est un oscillateur, pas un quartz) rentre sur la broche OMCK du CS8416. Tant que la PLL n'est pas "calée" sur la source, c'est à partir de OMCK que sont dérivés OLRCK et OSCLK. Une fois la PLL calée sur la source, c'est à partir de la fréquence "calée", dite RMCK, que sont dérivées les 2 horloges. Je cite:
A special clock switching mode is available that allows the OMCK clock input to automatically replace RMCK when the PLL becomes unlocked.Comment sont dérivées OLRCK et OSCLK? Dans les 2 cas, c'est une simple division puisque bit rate et word rate, en tout cas à 44.1kHz, sont des sous multiples de 11.2896MHz.
robob a écrit:A titre indicatif, Nicolas FERHAT de Audiophonics m'indique que : "Lorsque le DAC est utilisé au dessus de 48khz il utilise l'horloge du signal SPDIF, le quartz n'est plus utilisé. " et "Pour fonctionner en 24/192 il faut retirer le quartz, c'est vrai que c'est un peu contraignant, nous allons essayer d'y ajouter un jumper dans la prochaine version". Ce que je traduis par en 44.1khz, le DAC utilise sa propre horloge.
Au dessus de 48kHz ou à partir de 48kHz? J'aurais tendance à dire à partir, non?
Ce que tu dois traduire, c'est qu'au delà de 48khZ, l'horloge utilisée est purement celle extraite du flux SPDIF, sans aucun référentiel "local" et la PLL est forcément en mode "unlocked".